module SinglePortRam (
        input      sys_clk,
        input      sys_rst_n
    );

    // ram 使能
    (*mark_debug="true"*) wire ramEn;
    // true读使能,false写使能
    (*mark_debug="true"*) wire writeEn;
    // 读写地址,0~31
    (*mark_debug="true"*) wire [4:0] addr;
    // 写入数据
    (*mark_debug="true"*) wire [7:0] write_data;
    // 从单端口ram读取数据
    (*mark_debug="true"*) wire [7:0] read_data;

    SinglePortRamRW u_SinglePortRamRW(
                        .sys_clk    	(sys_clk     ),
                        .sys_rst_n  	(sys_rst_n   ),
                        .read_data  	(read_data   ),
                        .ramEn      	(ramEn       ),
                        .writeEn    	(writeEn     ),
                        .addr       	(addr        ),
                        .write_data 	(write_data  )
                    );


    blk_mem_gen_0 use_blk_mem_gen_0 (
                      .clka(sys_clk),    // input wire clka
                      .ena(ramEn),      // input wire ena
                      .wea(writeEn),      // input wire [0 : 0] wea
                      .addra(addr),  // input wire [4 : 0] addra
                      .dina(write_data),    // input wire [7 : 0] dina
                      .douta(read_data)  // output wire [7 : 0] douta
                  );

endmodule
